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利用可编程振荡器增强FPGA应用

时间:2021-03-09 13:18
本文摘要:今天的简单FPGA包含了很多用来构建各种电路和系统的功能块,如逻辑阵列、存储器、DSP模块、处理器、用于时序分解的锁相环(PLL)和延迟瞄准环(DLL)、标准I/O、高速数字收发器和并行接口(PCI、DDR等)。)。一般来说,这些不同的功能块是由多个时钟驱动的,FPGA一般不使用外部振荡器和内部的PLL、DLL来分解时钟。 系统设计人员必须问如何整合外部和内部资源来构建最佳的时钟根设计。可编程时钟振荡器用于现场可编程门阵列系统的时序参考可以获得一系列的优势。

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今天的简单FPGA包含了很多用来构建各种电路和系统的功能块,如逻辑阵列、存储器、DSP模块、处理器、用于时序分解的锁相环(PLL)和延迟瞄准环(DLL)、标准I/O、高速数字收发器和并行接口(PCI、DDR等)。)。一般来说,这些不同的功能块是由多个时钟驱动的,FPGA一般不使用外部振荡器和内部的PLL、DLL来分解时钟。

系统设计人员必须问如何整合外部和内部资源来构建最佳的时钟根设计。可编程时钟振荡器用于现场可编程门阵列系统的时序参考可以获得一系列的优势。

第一个优点是为了构建时钟树根优化而自由选择高分辨率频率所带来的设计灵活性。另一个很大的优点是扩频调制功能,它会增加电磁干扰。本质可编程硅微机电系统时钟振荡器架构需要帮助使用FPGA的系统设计人员解决许多问题。

这种微机电系统架构需要集成一些其他功能,如用于消除电磁干扰的扩频时钟,用于避免抖动的数控振荡器,以及用于高速应用的过热维护功能。自由选择频率一般的系统必须有一系列的时钟频率。有些是标准频率。

这种标准化可能是由于行业规范的强制拒绝(例如,PCIExpress拒绝的100MHz频率),也可能是由于通用应用(例如,75MHz用作SATA或33.333MHz用作PCITM)。上述频率与I/O模块相关联,以确保结构的互操作性,因为模块的两端可能不属于同一个系统。

相比之下,用户可以选择用于驱动处理器、DSP和状态机引擎的时钟频率,以优化速度、功率或资源闲置。在扩展速度优化时,处置引擎不应以最低的时钟频率驱动,这样每秒的操作数就超过了最小值。

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但是,时钟周期抖动必须足够低,以确保它大于时钟周期,小于设计的关键时序路径,否则可能会经常出现逻辑错误。频率自由选择的常用方法是使用内部FPGAPLL从标准外部基准振荡器合成高频时钟。这种方法只有当内部锁相环具有高频率分辨率和低抖动时才有效。一些现场可编程门阵列已经建立了内部低噪声部分PLL来满足所有这些抑制。

这种情况下,可以使用非常简单的外部振荡器基准电压源。但是很多情况下FPGA是不会用带环形VCO的PLL和整数对系统分频器来合成不同的频率的。

这种锁相环体积小,灵活,易于设计和控制,功耗极低。然而,当用于这种内部锁相环时,很难建立高分辨率和低抖动。

图1显示了整数锁相环的总体结构。综合使用实分频器(P)、系统分频器(M)和后置分频器(N)完成了PLL输入频率的编程,如下式右图所示:PLL构成了系统环路的带限控制系统。

输入周期抖动主要包括不同的参考时钟幅度噪声(PNIn)和内部VCO幅度噪声(PNVCO),如下式右图所示:输出参考时钟幅度噪声和VCO幅度噪声与输入幅度噪声密切相关,分别通过低通滤波器和高通滤波器的调用来体现,如表达式中的Hin和HVCO。HVCO和Hin的截止频率必须包括。图2示出了典型的二阶锁相环中Hin和HVCO之间的关系。

不同最小锁相环比特率的幅度检测器的修正率。大多数实用PLL的最低实用比特率为无穷大,如下式右图所示:例如,如果PLL输出频率为40MHz,P=40,则最低实用PLL比特率为100kHz。


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